Laporan Akhir 2

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Jurnal

2. Alat dan Bahan

3. Rangkaian Simulasi

4. Prinsip Kerja Rangkaian

5. Video Rangkaian

6. Analisa

7. Link Download

Percobaan 4

1. Jurnal [kembali]
   
   


2. Alat dan Bahan [kembali]
   
   • Saklar SPDT
   • JK-Flip Flop (74LS112)
   • D-Flip Flop (7474)
   • LED Hijau


3. Rangkaian Simulasi [kembali]
   
   


4. Prinsip Kerja Rangkaian [kembali]
   
   Pada percobaan ini, nilai input B0 sampai B6 divariasikan sesuai yang ada pada jurnal praktikum. JK-Flip Flop yang digunakan pada rangkaian ini adalah JK Flip Flop aktif rendah dan D Flip Flop aktif tinggi. Maksud dari aktif tinggi adalah rangkaian dalam dari flip flop tersebut akan aktif ketika clock inputnya bernilai 1, sedangkan aktif rendah akan aktif saat clock input bernilai 0. Dengan demikian, output dari flip flop akan terlihat saat nilai clocknya 1 jika aktif tinggi dan 0 saat aktif rendah.


5. Video Rangkaian [kembali]
   
   


6. Analisa [kembali]
   
   1. Bagaimana jika B0 dan B1 sama sama diberi logika 0, apa yang terjadi pada rangkaian?
      1. Saat B0 dan B1 diberi logika 0 maka akan terjadi kondisi terlarang pada flip flop, yaitu semua outputnya bernilai 1 yang seharusnya kedua output dari flip flop akan memberikan hasil yang berlawanan
   2. Bagaimana jika B3 diputuskan/tidak dibubungkan pada rangkaian apa yang terjadi pada rangkaian
      1. Jika B3 diputuskan/tidak dihubungkan pada rangkaian, maka untuk D-Flip Flop tidak akan berpengaruh. Sedangkan untuk rangakaian JK-Flip Flop akan berpengaruh pada outputnya, jika tidak ada B3, maka output dari JK-Flip Flop ketika input J atau K diubah tidak akan berubah sesuai kondisinya, karena B3 merupakan input clock dari JK-Flip Flop. Jika tidak ada clock, maka outputnya tidak akan pernah berubah.
   3. Jelaskan apa yang dimaksud kondisi toggle, kondisi not change, dan kondisi terlarang pada flip flop
      1. Kondisi Toggle
         Kondisi dimana output dari flip flop berubah secara bergantian. Misalkan, awalnya output berlogika 1 dan 0, ketika di-clock, output berubah menjadi 1 0, dan begitu seterusnya. Kondisi ini terjadi saat input J dan K pada JK-Flip Flop bernilai 1.
      2. Kondisi Not Change
         Kondisi dimana output dari flip flop akan bernilai sama dengan nilai output sebelumnya. Kondisi ini terjadi saat input J dan K pada JK-Flip Flop bernilai 0.
      3. Kondisi Terlarang
         Kondisi dimana kedua output dari flip flop berlogika 1, yang mana seharusnya output dari flip flop itu saling berlawanan. Kondisi ini terjadi saat input Set dan Reset pada flip flop sama-sama berlogika 1.


7. Link Download [kembali]
   Klik disini << HTML
   Klik disini << Rangkaian Simulasi
   Klik disini << Video Simulasi